La semana pasada en el Conferencia IEEE Worldwide Strong State Circuits, dos de los mayores rivales en la fabricación de chips avanzada, Intel y TSMCdetalló las capacidades de los circuitos de memoria clave, Sramconstruido utilizando sus nuevas tecnologías, Intel 18a y TSMC N2. La capacidad de los fabricantes de chips para seguir escalando los circuitos se ha ralentizado a lo largo de los años, pero ha sido particularmente difícil encogerse Sramque se compone de grandes conjuntos de celdas de memoria y circuitos de soporte.
El bloque SRAM más densamente repleto de las dos compañías proporciona 38.1 megabits por milímetro cuadradousando una celda de memoria que es 0.021 micrómetros cuadrados. Esa densidad asciende a un aumento de 23 por ciento para Intel y una mejora del 12 por ciento para TSMC. Sorprendentemente, esa misma mañana Sinopsis dio a conocer un diseño SRAM que logró la misma densidad utilizando la generación anterior de transistorespero funcionó a menos de la mitad de la velocidad.
Las tecnologías Intel y TSMC son el primer uso de una nueva arquitectura de transistores de las dos compañías, llamada nanohojas. (Samsung transición a nanohojas una generación anterior.) En generaciones anteriores, la corriente fluye a través del transistor a través de un región de canal en forma de aleta. El diseño significa que aumentar la corriente de un transistor puede conducir, para que los circuitos puedan funcionar más rápido o involucrar interconexiones más largas, requiere agregar más aletas al dispositivo. Los dispositivos de nanohoja eliminan las aletas, intercambiándolas por una pila de cintas de silicio. Es importante destacar que el ancho de esas nanohojas es ajustable desde el dispositivo hasta el dispositivo, por lo que la corriente se puede aumentar de manera más versatile.
“Las nanohojas parecen permitir que SRAM escala mejor que en otras generaciones”, cube Jim HelpfulAnalista de consultoría de memoria Jefe Analista Objetivo.
Los transistores flexibles hacen que SRAM más pequeño y mejor
Una célula SRAM almacena un poco en un circuito de seis transistores. Pero los transistores no son idénticos, porque tienen diferentes demandas sobre ellos. En una célula a base de Finfet, esto puede significar construir dos pares de dispositivos con dos aletas cada una y los dos transistores restantes con una aleta cada uno.
Los dispositivos de nanoSheet proporcionan “más flexibilidad sobre el tamaño de la celda SRAM”, cube Tsung-yung jonathan changDirector Senior de TSMC y un becario IEEE. Hay una variación menos involuntaria entre los transistoresCon nanohojas, cube, una cualidad que mejora el rendimiento de bajo voltaje de SRAM.
Los ingenieros de ambas compañías aprovecharon la flexibilidad de NanoSheet Transistors. Para los dispositivos anteriormente gemelos, llamados transistores de compuerta Pull Down and Move, los dispositivos de nanosheet podrían ser físicamente más estrechos que las dos aletas separadas que reemplazaron. Pero debido a que la pila de nanohojas tiene más área de silicio en whole, puede generar más corriente. Para Intel eso significaba una reducción de hasta el 23 por ciento en el área celular.
“Por lo common, la línea de bit se ha atascado en 256 bits por un tiempo. Para N2 … podemos extender eso a 512. Mejora la densidad en cerca del 10 por ciento “. —Tsung-yung Jonathan Chang, TSMC
Intel detalló dos versiones del circuito de memoria, una versión de alta densidad y una versión de alta corriente, y esta última aprovechó aún más la flexibilidad de la nanosheet. En Finfet Los diseños, la puerta de pase y los transistores desplegados tienen la misma cantidad de aletas, pero las nanohojas permiten a Intel hacer que los transistores desplegables sean más amplios que los dispositivos de puerta de paso, lo que lleva a un voltaje de funcionamiento mínimo más bajo.
Además de Transistores de nanoshojaIntel 18a es también la primera tecnología que incluye redes de entrega de energía trasera. Hasta 18A, ambos entrega de energía interconexionesque típicamente son gruesas, y las interconexiones de transporte de señal, que son más finas, se construyeron sobre el silicio. La potencia trasera mueve las interconexiones de potencia debajo del silicio donde pueden ser más grandes y menos resistentes, impulsando los circuitos a través de conexiones verticales que surgen a través del silicio. El esquema también libera espacio para las interconexiones de señal.
Con los dispositivos FINFET, los transistores de puerta de pase de SRAM (PG) y Pull (PD) necesitan conducir más corriente que otros transistores, por lo que están hechos con dos aletas. Con los transistores de nanoshoja, SRAM puede tener un diseño más versatile. En el diseño de alta corriente de Intel, el dispositivo PG es más amplio que otros, pero el transistor PD es aún más amplio que eso para conducir más corriente. Intel
Sin embargo, el poder trasero no es de ayuda para reducir la célula de bits Sram, Xiaofei Wanglíder de tecnología y gerente de Intel, dijo a los ingenieros a ISSCC. De hecho, el uso de potencia trasera dentro de la celda ampliaría su área en un 10 por ciento, dijo. Entonces, en cambio, el equipo de Intel lo restringió a los circuitos periféricos y al perímetro de la matriz de células de bits. En el primero, ayudó a encoger los circuitos, porque los ingenieros pudieron construir un condensador clave debajo de las células SRAM.
TSMC aún no se está moviendo hacia la potencia trasera. Pero fue capaz de extraer mejoras útiles a nivel de circuito solo de los transistores de nanoshois. Debido a la flexibilidad del transistor, los ingenieros de TSMC pudieron extender la longitud de la línea de bits, la conexión a través de la cual se escriben y se leen las celdas. Una línea de bits más larga vincula más celdas SRAM y significa que la memoria necesita menos circuitos periféricos, reduciendo el área common.
“Por lo common, la línea de bit se ha atascado en 256 bits por un tiempo”, cube Chang. “Para N2 … podemos extender eso a 512. Mejora la densidad en cerca del 10 por ciento”.
Sinopsis exprime los circuitos sram
Synopsys, que vende diseño electrónica automatización Herramientas y diseños de circuitos que los ingenieros compran e integran en sus sistemas, alcanzaron aproximadamente la misma densidad que TSMC e Intel, pero utilizando la tecnología FINFET más avanzada de hoy, 3 nanómetro. La ganancia de densidad de la compañía provino principalmente de los circuitos periféricos que controlan la matriz SRAM en sí, específicamente lo que se llama una arquitectura de doble riel de interfaz combinada con una palanca de cambio de nivel de rango extendido.
Para ahorrar energía, particularmente en móvil procesadoreslos diseñadores han comenzado a conducir la matriz SRAM y los circuitos periféricos a diferentes voltajes, explicaRahul thukralDirector Senior de Gestión de Productos en Synopsys. Llamado riel twin, significa que la periferia puede funcionar a un bajo voltaje cuando es necesario, mientras que las células de bit SRAM funcionan a un voltaje más alto, lo que hace que sea menos possible que pierdan sus bits.
Pero eso significa que los voltajes que representan los 1s y 0s en las células SRAM no coinciden con los voltajes en la periferia. Entonces, los diseñadores incorporan circuitos llamados cambiadores de nivel para compensar.
El nuevo Synopsys SRAM mejora la densidad de la memoria colocando los circuitos de palanca de cambios de nivel en la interfaz con la periferia en lugar de en las profundidades de la matriz de celdas y haciendo que los circuitos sean más pequeños. Lo que la compañía está llamando “camballeres de nivel de nivel de rango extendido” integran más funciones en el circuito mientras usa Finfets con menos aletas, lo que lleva a un SRAM más compacto en common.
Pero la densidad no es el único punto a su favor, según Thukral. “Permite que los dos rieles estén mucho más separados”, cube, refiriéndose al voltaje de la celda de bits y el voltaje de la periferia. El voltaje en las células de bit puede funcionar entre 540 milivoltios y 1.4 voltios, mientras que el voltaje en la periferia puede ir tan bajo como 380 mV. Esa diferencia de voltaje permite que el SRAM funcione bien mientras minimiza la potencia, cube. “Cuando lo reduces a voltajes muy, muy bajos … derriba mucho por mucho, que es lo que ama el mundo de la IA de hoy”, cube.
Preguntó si un comparable diseño de circuito Podría trabajar para encoger a SRAM en las futuras tecnologías de la nanoja, Thukral dijo: “La respuesta es 100 por ciento sí”.
Aunque Synopsys logró coincidir con TSMC e Intel en densidad, su oferta funcionó mucho más lentamente. El máximo de Synopsys SRAM fue de 2.3 Gigahertz en comparación con 4.2 GHz para la versión más rápida del SRAM de TSMC y 5.6 GHz para Intel.
“Es una sinopsis impresionante puede alcanzar la misma densidad en 3 nm, y es a una frecuencia que será relevante para el silicio del mercado masivo para ese nodo a largo plazo”, cube Ian CutressAnalista jefe de más que Moore. “También muestra cómo los nodos de proceso rara vez son estáticos, y los diseños nuevos y densos para cosas como SRAM todavía están ocurriendo”.
De los artículos de su sitio
Artículos relacionados en la internet
